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隨著復(fù)雜性和所需帶寬的迅速增加，光子和電子的集成在新一代收發(fā)器中起著至關(guān)重要的作用，傳統(tǒng)的線鍵連接存在密度和帶寬限制，先進封裝技術(shù)能夠?qū)崿F(xiàn)2.5D/3D堆疊，甚至晶圓級封裝，已經(jīng)被各種廠家用于實現(xiàn)光電協(xié)整。

一、先進光學(xué)應(yīng)用

1、數(shù)據(jù)通信（DataCom）

    數(shù)據(jù)中心互連領(lǐng)域的PIC模塊面臨的主要挑戰(zhàn)是數(shù)據(jù)速率的巨大增長，高端ASIC帶寬不斷增加，目前商用產(chǎn)品達到51.2 Tbps，下一代產(chǎn)品的目標是102.4 Tbps。首先SerDes數(shù)據(jù)速率將超過100 Gbps，傳統(tǒng)銅線傳輸損耗巨大。即使使用中板光模塊（MBOM），靠近交換機封裝，但功耗巨大，而且熱管理存在挑戰(zhàn)。共封裝光學(xué)（CPO）模塊提供一種更加集成的解決方案，模塊將主芯片與光收發(fā)器封裝在同一BGA襯底上,光引擎結(jié)合PIC和EIC，可以顯著降低功耗，為太比特級交換機提供光接口。

2、高性能計算（HPC）：

    在高性能計算系統(tǒng)中使用多核架構(gòu)的大趨勢推動CPO解決方案，光纖盡可能地連接到離計算節(jié)點或存儲單元最近的地方，向CPU添加光I/O為擴展系統(tǒng)提供可能。在硬件架構(gòu)中使用光交換，可用于連接片外通信或片內(nèi)通信，稱為光子片上網(wǎng)絡(luò)（pNoC），例如，光開關(guān)連接幾個單獨的計算節(jié)點的分解架構(gòu)，這種將光學(xué)Tx/Rx（光引擎）連接到插座封裝的方法，受益于計算節(jié)點和光引擎的共同封裝集成。

對于下一代HPC服務(wù)器，CPO與CXL的光交換技術(shù)相結(jié)合，允許計算節(jié)點進行分解，與傳統(tǒng)技術(shù)（機架頂拓撲中的前面板模塊）相比，具有出色功耗增益，3D封裝技術(shù)成為關(guān)鍵推動因素。例如pNoC中集成四個CPU芯片，每個芯片有16個內(nèi)核，PIC集成波導(dǎo)、RRMs和PD的光中介器，在其頂部使用銅柱組裝多核計算芯片，附加EIC芯片具有調(diào)制器驅(qū)動和控制功能，使得芯粒之間的光通信成為可能。

3、工業(yè)和汽車傳感器：

    推動異質(zhì)光電集成發(fā)展的關(guān)鍵應(yīng)用之一是移動應(yīng)用的光學(xué)傳感器，例如Lidar。固態(tài)解決方案采用晶圓級硅技術(shù)，低成本，供應(yīng)鏈能力，小尺寸和高性能。自動駕駛的規(guī)格要求掃描角度為60°，求在超過200米的距離上具有較高的檢測精度，需要將OPA通道數(shù)量增加到1000多個，傳統(tǒng)線鍵合顯然不滿足。CEA-LETI在Tinker歐洲自動駕駛傳感器項目通過3D集成先進封裝工藝，引入TSV和細間距倒裝芯片技術(shù)，包含正面發(fā)射的OPA倒裝芯片的硅中間層，整個激光雷達面積大大減少。

二、光模塊封裝歷史

    光子集成電路PIC的早期概念是通過使用集成光波導(dǎo)將各種功能的光學(xué)器件組合在一起，實現(xiàn)特定光產(chǎn)生和檢測的光學(xué)功能，由此產(chǎn)生將光學(xué)功能與電學(xué)功能合并在一起的問題。其主要目的是降成本，同時提高光子/電子模塊的性能。

實現(xiàn)光子和電子器件的協(xié)整可以通過不同的方式實現(xiàn)：

1、單片集成

    OEIC（光電集成電路）基于一個通用的半導(dǎo)體襯底同時集成電子和光子器件。最初是通過在InP襯底上合并光學(xué)和電氣功能來實現(xiàn)，這個之前有不少的報道，目前仍有廠家在做此類研究。后來演進到硅平臺，Global foundries商業(yè)代工廠實現(xiàn)單片集成，通過減少連接長度和消除任何封裝互連結(jié)構(gòu)，大大減少PIC和EIC之間的射頻寄生。主要問題是EIC通常需要比PIC更先進的技術(shù)節(jié)點，因此這種集成在節(jié)點優(yōu)化方面并不理想，而且與集成CMOS電路相比，光學(xué)器件的占地面積通常更大，造成成本和熱管理方面的不利影響。

2、混合集成

    PIC和EIC使用封裝技術(shù)連接，形成混合模塊。最初是通過線鍵合連接技術(shù)實現(xiàn)，后來演進到使用倒裝芯片連接PIC和EIC的先進架構(gòu)。隨著時間的推移，出現(xiàn)越來越復(fù)雜的封裝技術(shù)來追求高速數(shù)據(jù)通信領(lǐng)域的極致性能。主要好處是，PIC和EIC在不同的晶圓和不同的生產(chǎn)線上制造，單獨優(yōu)化和測試提高良率和可靠性。

例如，PIC集成最先進的無源和有源器件（高速調(diào)制器，高速光電探測器），EIC采用0.13 μ m SiGe BiCMOS技術(shù)實現(xiàn)。倒裝芯片采用40μm節(jié)距的銅凸點。基于倒裝芯片鍵合實現(xiàn)EIC/PIC堆疊的硅光模塊，不斷滿足那時硅光模塊帶寬需求，大多使用下圖所示的裝配工藝流程。

由于硅光目前的研發(fā)路線圖開始預(yù)測，PIC不僅需要與驅(qū)動器和TIA集成，而且需要與計算單元或其他CMOS高端器件（CPU， FPGA等）集成。很多廠家例如IME/ASTAR、IMEC和CEA-LETI等都基于先進封裝技術(shù)（3D，TSV等）探索PIC與主機芯片的共封裝策略。例如，CEA-LETI提出的架構(gòu)并進行演示，如下所示，TSV將PIC的正面連接到有機襯底或Si中間體。

    涉及PIC和TSV的架構(gòu)在帶寬、帶寬密度和延遲方面都是最佳的，并且使用橫向或垂直耦合的光學(xué)連接。該架構(gòu)現(xiàn)已由臺積電作為COUPE技術(shù)商業(yè)化，并廣泛應(yīng)用于工業(yè)領(lǐng)域。

并不是所有廠家都有TSV技術(shù)，可以采用基板挖槽的雙尺寸組裝技術(shù)，從而避免通過PIC或EIC制作TSV。

扇出晶圓級技術(shù)（FOWLP）為EIC/PIC集成方案提供更大的靈活性，該技術(shù)允許在通過晶圓級工藝重建兩個單芯片后，由后處理的再分布層連接PIC/EIC芯片。

最常見的還是使用硅中間體連接EIC和PIC。

三、3D封裝關(guān)鍵技術(shù)

1、芯片互連

1)基于焊料的倒裝互連

    在倒裝芯片過程中，兩種材料接觸，溫度升高到SnAg焊料的熔點以上。通用工藝是基于標準錫銀銅熔化合金球的互連間距范圍從1mm到80um。TSMC開發(fā)的C4 bump可實現(xiàn)80μm內(nèi)密集互連間距。更細連接需要使用電化學(xué)沉積的微凸點UBM，廣泛應(yīng)用于40 μ m間距，甚至20 μm及以下間距。由于銅凸點的電阻率隨著直徑減小而快速增加（40μm的2mΩ到10μm的大于10mΩ），以及具有電阻性和易碎性，導(dǎo)致3D先進封裝采用其他方法來不斷減小互連間距。雖然銦基微凸點可實現(xiàn)7.5 μm間距，但高復(fù)雜和高成本，目前僅限于冷卻紅外應(yīng)用。

2)晶圓鍵合

    混合鍵合工藝在經(jīng)過表面處理后將兩個晶圓堆疊，W2W or D2W。D2W方法可以提供更多的設(shè)計靈活性和系統(tǒng)異構(gòu)。使用CMP達到0.5 nm晶圓表面粗糙度，現(xiàn)在普遍可以達到低至3 μm間距的銅互連，例如intel。D2W混合鍵合互連很快就會達到亞微米間距。例如索尼的最新成果支持400nm間距。

混合鍵合與焊料互連之間的主要區(qū)別是零間距。在3D堆疊架構(gòu)中，必須考慮主動計算芯片產(chǎn)生的熱量對附近熱感光子器件的影響。這是混合鍵合方法的一個缺點。相反，可以利用這點實現(xiàn)光學(xué)互連的倏逝耦合，如下所示。

2、TSV

    在光子IC中使用TSV來構(gòu)建密集I/O或硅光中間體具有很多優(yōu)勢。通常TSV直徑范圍為10 μm至20 μm、深度為50 μm至120 μm，單個TSV電阻范圍為10 mΩ至20 mΩ。具有TSV的PIC必須可選地承載其他芯片并可堆疊在基板上，需要在PIC的頂部或底部金屬化或基于焊料互連。挑戰(zhàn)是補償裝配過程中的翹曲，導(dǎo)致與標準回流工藝不兼容，導(dǎo)致系統(tǒng)可靠性差。例如，LETI的TSV工藝之后還可以制作BRDL確保路由以及可選的背面腔（提高微環(huán)諧振器熱調(diào)效率72%）。

例如，AIM photonics硅光子中間層工藝流程包括TSV工藝、直接鍵合以及銅布線層。優(yōu)點包括：在氧化鍵合前TSV中間中間層和光子器件的并行處理；光子晶圓翻轉(zhuǎn)時的大介電厚度避免波導(dǎo)和硅襯底信號的寄生耦合。

3、扇出晶圓級封裝（FOWLP）和EMIB

    PIC和EIC的協(xié)整可以利用FOWLP技術(shù)用于先進集成光子學(xué)模塊，其不需要TSV或復(fù)雜的EIC和PIC模具處理，是一種低成本工藝。

例如，IME報道RDL1 FOWLP，使用材料來保護填充和壓縮成型過程中PIC的敏感光學(xué)器件。在FOWLP工藝完成并從載體上剝離重建晶圓后，進行切割，移除，而影響邊緣腔耦合器。

intel推出嵌入式多芯片互連橋（EMIB）在有機襯底內(nèi)正面朝上嵌入具有密集多層布線（Cu damascene）的硅無源芯片，確保芯片之間的密集互連，同時在襯底中保持大間距互連。或者可以使用PIC或EIC代替硅無源芯片用于有機或玻璃基板中的嵌入式芯片，優(yōu)化互連方案。

四、先進封裝光模塊

1、封裝光學(xué)器件（CPO）

    最初，通過在同一有機板上封裝光模塊為主機芯片提供光I/O，Rockley展示一個交換機原型，ASIC器件具有12個100 Gbps以太網(wǎng)端口，單模光纖連接，每個端口功耗為3W（包括外部激光器）。一年后，思科展示共封裝光引擎，每顆數(shù)據(jù)速率為6.4~12.8 Tbps。

2020年，intel展示其首款共封裝光學(xué)12.8 Tbps以太網(wǎng)交換機，嵌入1.6 Tbps光引擎。光引擎在intel硅光平臺上制造，采用直接鍵合技術(shù)和特定的后處理工藝將激光器嵌入芯片。4個400 Gbps收發(fā)器聚合1.6 Tbps。光引擎與交換芯片共封裝。

在800Gbps運行時，光引擎的功耗為19.2 pJ/bit，通過改進SerDes設(shè)計、RRM設(shè)計和CMOS線性驅(qū)動器，功耗可進一步降低。隨后與Ayarlabs共同發(fā)布第一個8Tbps共封裝FPGA，嵌入在有機基板的EMIB橋?qū)崿F(xiàn)FPGA和光芯片之間的連接。

替代架構(gòu)是將硅光收發(fā)器芯片嵌入有機襯底，通過RDL線與主機芯片連接。

博通的51.2 Tb/s交換機也使用倒裝芯片組裝，PIC堆疊在嵌入TSV的薄EIC頂部，信號路徑從共封裝基板通過EIC傳輸?shù)絇IC。

FOWLP方法有助于減少兩個芯片之間的電路徑長度，PIC采用銅柱后處理，F(xiàn)OWLP工藝應(yīng)用于EIC，兩個芯片尺寸都保持在最小，互連性在凸起、路由等方面得到優(yōu)化。Rockley Photonics使用FOWLP構(gòu)建模塊，避免通過EIC使用TSV。

思科的3.2 Tbps光引擎也利用FOWLP，將4×800G EIC與3.2 Tbps PIC結(jié)合在一起。

除此之外，intel展示64x32Gb/s的OCI引擎，其目標是在AI CPU/GPU集群中應(yīng)用。

    博通于2025年6月3日正式宣布交付Tomahawk 6交換機芯片，102.4 Tbps交換容量支持64個1.6Tbps端口、128個800Gbps或256個400Gbps端口，采用行業(yè)領(lǐng)先的200G PAM4 SerDes技術(shù)，采用CPO 技術(shù)將光學(xué)模塊直接封裝在芯片上。

    英偉達推出基于ASIC與18個1.6 Tbps光引擎（使用200Gbps MRM）共封裝的交換機，吞吐量達到28.8 Tbps，采用臺積電COUPE技術(shù)。

    另外初創(chuàng)公司，如Lightmatter和Celestial AI，都有自己的一套技術(shù)。

2、硅光中間層

    第一個基于全功能硅光中間層的帶有嵌入式TSV的光子集成電路由A*STAR實現(xiàn)，通過兩級TSV連接，TSV直徑為20μm，間距為100μm，PIC厚度為100μm。

其架構(gòu)如下：

在歐洲TINKER項目中，CEA LETI于2024年進行全功能光學(xué)相控陣演示。PIC制作TSV，TSV直徑為10 μ m，PIC厚度為120 μ m，集成256個通道和熱控相位調(diào)制器，以執(zhí)行1550 nm激光束轉(zhuǎn)向。

PIC通過2.5D封裝與EIC集成在無源硅中間體上。PIC與中間層互連使用50μm間距和20μm直徑的無鉛銅凸點。TSV和倒裝芯片減少80%的OPA路由?？梢栽黾訉Ｓ糜趩蝹€通道發(fā)射和接收的CMOS器件，以及用于激光束信號校準的額外子系統(tǒng)。

經(jīng)過光子、TSV、背面晶圓處理、硅中間層上的倒裝芯片和封裝進行全功能LiDAR演示。

總之，3D封裝技術(shù)在性能、占地面積和大規(guī)?？芍圃煨苑矫婢哂袃?yōu)勢，而半導(dǎo)體和封裝供應(yīng)鏈幾乎已經(jīng)可用，數(shù)據(jù)通信和傳感器已經(jīng)從這一技術(shù)飛躍中受益，預(yù)測將擴展到傳感、基于光神經(jīng)網(wǎng)絡(luò)和量子系統(tǒng)等許多領(lǐng)域。

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